Atsiradus 3D pakavimo technologijai, atsirado terminas „daugiau nei Moore“, kuris atspindi, kad ploto grandinės tankio augimo greitis viršija tradicinį IC mastelio keitimo greitį, susijusį su Moore'o įstatymu. Šiais metais Las Vegase vykusioje projektavimo automatizavimo konferencijoje daugybė tiekėjų eksponatų demonstravo unikalias pakavimo technologijas. Tačiau pažangiai pakavimo technologijai reikalingi ir atitinkami metodiniai procesai, įskaitant visus projektavimo, įgyvendinimo ir (elektrinio šildymo) analizės aspektus. Turėjau galimybę aptarti su John Park, „Cadence“ integrinių grandynų pakavimo ir kelių platformų sprendimų produktų valdymo direktoriumi, šių pakavimo sprendimų proceso reikalavimus.
Klasifikacija: SoC, SiP ir Chiplet
Multi Chip Module (MCM) technologija egzistuoja dešimtmečius ir buvo taikoma labai specifinėse didelio našumo skaičiavimo, ryšių ir kosmoso srityse. Inžineriniai ištekliai fiziniams diegimams kurti yra nemaži, taip pat nemažos investicijos į lustų pakavimo sistemų elektrinę analizę
Jis taip pat sakė: "Sekėsi dvi tendencijos. Besiplečianti Moore'o įstatymo silicio technologija pristatė System on Chip (SoC) architektūrą, integruojančią IP iš kelių šaltinių. Tuo pačiu metu šių modulių signalų ir galios įvesties / išvesties skaičius taip pat Išaugo 2,5D pakavimo technologija, naudojant interpoliatorių (arba substratų) jungtis, leido šiuos didelio kaiščių skaičiavimo modulius integruoti į visą sistemos lygio paketą (SiP), padidinant SiP galimybes. 3D pakavimo technologija, naudojant vertikaliai sukrautas formas, buvo pristatyta tik neseniai, todėl EDA procesui keliami ypatingi reikalavimai – nuo ribotos prieigos prie bandymo kaiščio iki skirtingų terminio modeliavimo reikalavimų.